Latch-up (래치업)

요즘에 나오는 대부분의 반도체칩의 경우 CMOS 디바이스입니다. CMOS IC의 경우 여러 장점이 있지만 디자인시에 엔지니어들이 간과하기 쉬운 것이 래치업 상태입니다.

래치업은 CMOS IC 자신이 내장하는 기생의 PNPN 접합부가 도통(low impedance가 되어)하여 IC 에 수백 mA 이상의 많은 전류가 순간적으로 흐르고 파괴에 도달하는 현상입니다. 이러한 상태는 순간적일지라도 한번 IC가 래치업 상태가 되면 전원을 끌 때까지 계속 유지가 됩니다. 
래치업 현상을 방지하려면 다음사항에 유의해야 합니다.
-. 미사용 입력은 pull-up 또는 pull-down 시킬것.
-. I/O 전압레벨을 Vcc보다 높게하거나 Vss보다 낮게하지 말 것.
-. 노이즈나 서지의 유입이 없도록 할것

이외에 고려해야할 사항은 다음의 Zarlink에서 나온 application note를 참고하시 바랍니다.
이 문서에 보면 latch-up이 발생하기 쉬운 8가지 경우에 대한 설명을 하고 대책을 설명하고 있습니다.

이건 TI에서 나온 자료… cfile7.uf.1954E3164CAEB9AD14354B.pdf

그리고 칩 레벨에서 레치업 테스트 규격은 JESD78A 입니다. 
   



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