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Wi-Fi Provisioning

Provisioning의 의미는 위키피디어에 정의되어 있는 내용을 살펴보면 다음과 같다.

In telecommunication, provisioning is the process of preparing and equipping a network to allow it to provide (new) services to its users. In NS/EP telecommunications services, “provisioning” equates to “initiation” and includes altering the state of an existing priority service or capability.

핵심적인 얘기는 the process of preparing and equipping a network…

즉 통신(네트워크)에서 사용자에게 네트워킹을 가능하게 해주는 절차 및 방법 이라고 이해하면 될 듯…

이것이 일반적인 유선이라면 별 무리가 없지만 무선의 경우는 얘기가 좀 달라진다.
왜냐면 일단 무선의 경우 선이 없으니 문제가 생기면 더 복잡하며, 사용자에게 가장 편리한 방법을 제공하는 것이 키포인트이다.
특히 사용자 시스템이 유저인터페이스가 없는 경우 즉 LCD나 키패드 같은 것이 없는 임베디스 시스템의 경우 더욱더 중요하다.

참고로 아래 내용은 임베디드 WiFi 솔루션을 제공하는 Gainspan의 자료임.



Wi-Fi client가 네트워크에 연결이 되려면 무조건 AP에 접속이 되야 하는데, 여러가지 방법이 있다.
GainSpan에서는 다음과 같이 3가지 방법을 소개하고 있다.

1. WPS(Wi-Fi Protected Setup)
  AP가 WPS를 지원을 할 경우 가능한 방법이며, WPS를 이용해 AP에 무선으로 연결이 되고, DHCP를 통해 IP를 받는다.

2. Ad hoc browser
   우선 Ad hoc을 통해 노트북과 연결이 되고, Wi-Fi client에서 동작하고 있는 웹서버에 접속해서 네트워크 설정을 한다.
   이 설정대로 AP에 접속이 된다.

3. Ad hoc custom APP
   Ad hoc browser와 내용이 동일한데, 노트북을 이용해 접속하는 것이 아니고 스마트폰에서 앱을 작성해서 Wi-Fi client에 접속을 하는 것만 다르다.



CMSIS-Cortex Microcontroller Software Interface Standard


CMSIS – Cortex Microcontroller Software Interface Standard


CMSIS - Cortex Microcontroller Software Interface Standard Image

최근 많은 칩 벤더들이 CortexM 시리즈의 칩들을 내놓고 있습니다. 코아는 같지만 다양한 메모리 옵션과 페리페럴들로 특화된 칩들이 나오고 있죠. 다양한 칩들이 나오다보니 ARM에서 CMSIS라는 CortexM 시리즈칩들의 하드웨어를 억세스하기위한 S/W 인터페이스를 만들었네요. 이것은 벤더에 무관하게 하드웨어를 추상화 시킨 레이어 입니다. 칩 벤더들이 좀 더 쉽게 자신들의 페리페럴 인터페이스 코드를 만들 수 있겠군요. CMSIS는 약 1K정도의 코드 메모리와 10바이트 미만의 램을 필요로 하답니다.10 Bytes RAM).

ARM에서 아래 보이는 칩 벤더 및 툴 벤더와 작업을 했다는데, ABC순서군요. ^^

AtmelCode RedEnergy MicroFreescale  HitexIAR  Keil  Micrium NXP Segger STMicroelectronics Texas InstrumentsToshiba

ARM에서는 이 CMSIS를 Ethernet, SD/MMC, 디버그 인터페이스 같은 미들웨어 레이어까지 확장할 계획이라고 하니 S/W 개발자 측면에서는 점점더 개발이 쉬워지는 느낌은 있으나, 기술의 겉만 보고 핵심은 파악하지 못하는 개발자가 많이 생길 것 같은 우려도 동시에 되는 군요.


mbed 개발자 구인 스펙


mbed 개발자 스펙인데, 세계적인 회사에서 어떤 스펙을 요구하는지 이해하고 국내 개발자들도 실력을 갖추면 좋지 않을 까 생각이 드네요.
구체적인 내용은 링크 참고 ==> http://mbed.org/handbook/Jobs

 



Ninja Microcontroller Embedded Software Engineer


Job Requirements


Essential Skills & Experience



  • Excellent embedded programming skills in C/C++

  • Experience using MCUs

  • Experience porting and working with stacks (OS/RTOS, TCP/IP, USB, …)

  • Experience with compilers, build tools and toolchains, Linux

  • Experience with version control (svn, git, github)

  • Good university degree in a relevant subject

  • A desire to be involved in mbed and help deliver its goals

Desirable Skills & Experience



  • Experience developing substantial embedded applications

  • Good understanding of electronics, circuit design and fault finding

  • Experience with Assembly, Python, Other languages

  • Experience working with open source projects

  • Interesting portfolio of projects


Embedded Software and Electronics Industrial Placements


Job Requirements


You should have completed at least two years at a university studying a course with a significant electronics or software engineering element to it.


Desirable Skills & Experience



  • Embedded programming skills in C/C++

  • Experience developing embedded applications for microcontrollers

  • Hardware and PCB design, circuit level fault finding and debug

  • An understanding of electronic circuit design

  • A keen general interest in software engineering, computer science and embedded electronics


‘차세대인터넷주소(IPv6) 실전적용서’ 발간

방송통신위원회(위원장 최시중)는 지난해 마련한「IPv6 전환 추진 계획(’10. 9.15)」에 따라 현 IPv4 인터넷주소체계에서 차세대 체계인 IPv6로 전환시 현장에서 바로 활용할 수 있는「차세대인터넷주소 (IPv6) 실전적용서」를 발간했다.
방통위는 IPv4의 할당 *종료시점이 금명간 도래하기 때문에 금년부터 본격적인 “IPv6 전환 실행단계”로 돌입한다고 밝히고, 이 실전적용서는 정부가 2001년부터 민•학•연과 추진해왔던 기술개발, 시범사업 등을 모두 종합한 것으로써 실제 전환 작업현장에서 시행착오를 최소화해 주는 가이드 역할을 하게 될 것이라고 밝혔다.

cfile21.uf.117DB5564D4001200F4C6D.pdf
cfile10.uf.1470D6564D400130232D59.pdf


반도체 용어 정리 – 공정

Assembly
소자의 가공이 끝난 Chip(Die or Pellet)을 Wafer 상태에서 하나씩 잘라내어 외부
에 노출되지 않게 하고 Set에 적용하기 쉽도록 일정한 형태로 Package를 씌우는 과
정.

Back Grinding
Wafer 뒷면의 불필요한 막을 제거하고 필요이상으로 두꺼운 뒷면을 깍아 내어 저항
을 줄이고 열전도율을 향상시키는 공정.

Back Lap
Back Grind와 같은 Back Side공정의 일종으로 Wafer 뒷면의 불필요한 막을 제거
하고 필요이상으로 두꺼운 뒷면을 깍아 내어 저항을 줄이고 열전도율을 향상시키며
최근에는 Metal Etch등에서 수분과 Plasma Chamber 내의 오염을 방지하여 순도
를 높이고, Etching의 정도를 높이는 데까지 확대되고 있다.

Back Metalization
소자의 열방출 효율을 높이고 Assembly시 Chip의 전기적 접착도를 향상 시키기 위
해 Back Grinding이 끝난 Wafer의 뒷면에 Gold(Au), Nickel(Ni), Chromium(Cr) 등
의 금속막을 입히는 과정. 보통 Gold를 진공증착(Vacuum Evaporation)이나
Sputtering 방법을 이용하여 0.1~0.4um 정도로 Deposition한다.

Beam Lead
반도체 Chip의 기계적 또는 전기적 접촉을 위해 Chip의 외부로 나오는 금속 Lead
를 말하며, 보통 Gold를 이용한다.

Blade
Dicing에 사용하는 도구로 NI원판에 Diamond Grit가 박혀있다. Scribe Lane의 폭
에 따라 Blade의 굵기가 달라진다.(Diamond Wheel)

BLIP
Beam Leaded Interconnected Packing
다층 배선 기판을 이용한 Chip실장 방식으로 세라믹 기판 위에 Chip이 들어갈 위치
를 마련하여 Chip을 올려놓고 그 위에 Beam Lead가 Chip의 Bonding Pad에
Bonding한다. 이 방식은 다수의 Chip을 정확히 배치함으로써 멀티 팁 IC의 실장을
가능하게 한다.

Bonding Pad
반도체 Chip(Die)의 내부회로와 외부의 회로를 연결하기 위해 도선(Wire)을 연결하
게 되는데, 이때 Chip위의 접착(Bongding) 부위에 Alumium(Al) 등의 금속 증착 피
막을 입힌다. 이 접착 부위를 Bonding Pad리고 하며 사각형의 구조를 갖는다.

Dicing
Wafer상의 다수의 Chip을 낱개의 Chip으로 분리하기 위해 분리선(Scribe Lane)
을 따라 잘라주는 과정.

Die Bonding
Package 제작을 위해 Chip을 Lead Frame에 접착시키는 과정. Epoxy Bonding,
Eutectic Bonding 등의 방법이 있다.

DIP
Dual Inline Package
가장 보편적인 IC 포장의 한형태로 직사각형 모양이며 내부회로와의 연결도선이 옆
면에 수직으로 붙어있는 Package 형태.

Epoxy Wettness
Epoxy Bonding에서 접착제가 Chip이면 Paddle과 접촉하는 부분에 퍼져 있는 정
도 면적으로 표시한다.

Form Outer
Lead를 일정한 형태로 모양을 만들어 주는 과정.

Lead Frame
PKG에 사용되는 기본 재료. 크게 Paddle, Inner Lead, Outer Lead로 구성된다. 사
용하는 재료는 크게 Cu와 Alloy(Ne+Fe)이 있으며, 제조 방법은 Etching Type(원판
을 필요한 형태만 남기고 식각하여 제조하는 방법)과 Stamping Type(금형을 이용하
여 원판을 필요한 형태로 Pressing하여 제조하는 방법)이 있다.

MIL
1/1000inch. 25.4um길이의 단위.

Mold
Epoxy Molding Compound를 이용하여 Chip, Paddle, Wire, Inner Lead 부분을 보
호하기 위해 일정한 형태로 주위를 둘러싸는 과정. 일정한 형태를 음각한 금형
(Mold Die)에 Lead Frame을 장착하고 어느정도의 점도를 가진 Compound를 채워
넣어 경화시키는 방법이 주류이다. (transfer Mold)

QFP
Quad Flat Package

PKG
Package
반도체 IC를 Hermetic Seal 또는 Plastic Module로 포장한 것을 말하며, IC의 최
종 형태이다. Package는 반도체 표면을 외부의 습기나 불순물로 부터 보호랄 뿐만
아니라 내부의 Chip이나 가느다란 Lead선에 외부로 부터 직접 인장력이 가해지는
것을 방지하는 역할을 한다. 또한 Power Device등에서는, 접합부에 발생한 열을 효
과적으로 발산시키기 위해 Package 설계를 적절히 하는 것이 중용하다.

Paddle
Chip이 얹혀지는 Lead Frame의 부분 Chip Size에 따라 Paddle Size가 결정된다.

Sagging
Wire Bonding된 상태에서 Wire의 Loop가 수직으로 쳐져 있는 정도.

Scribe Lane
Chip과 Chip사이에 형성된 일정한 간격의 분리를 위한 Lane.

Silicon Dust
Dicing하는 과정에서 Scribe Lane을 Blade(Dicing에 사용하는 Diamond Wheel)
가 고속회전하며 잘라줄때 발생하는 Wafer가루. 완전히 제거되지 않으면 Bonding
Pad에 잔존하여 Wire Bonding에 영향을 주게 된다.

SOJ
Small Out-Line J-Bent Package

Solder
Lead Frame의 Outer Lead에 예비로 SN/PB를 도금하는 과정. Dipping방식
(Solder Pot에 PKG를 담궜다가 꺼내는 방식)과 Plating방식(전기적으로 PKG의
Outer Lead에 납을 입히는 방식)이 있다.

SOP
Small Out-Line Package

Sweeping
Wire Bonding된 상태에서 Bonding Pad와 Lead Tip의 직선 거리에서 Wire가 휘어
진 정도.

trim
Outer Lead와 Lead사이를 연결하고 있는 Dam Bar(Outer Lead의 지지 및 Mold시
Die Clamp부분으로 사용)를 잘라주는 과정.

TSOP
Thin Small Out-Line Package

Wire Bonding
Chip상의 Bonding Pad와 Lead Frame의 nner Lead Tip을 급세선(혹은 알루미늄
세선)으로 접합시켜주는 과정. Thermo Compression Bonding (열압착 Bonding),
Thermosonic Bonding (초음파 Bonding) 등의 방법이 있고 세선의 굵기는
25um~50um정도. Capillary (Au Ball Bonding), Wedge (Al Wedge Bonding)등의
Tool을 사용한다.

Wire Sagging
Wire bonding 된 상태에서 Wire 의 중간부분이 (Bending)아래로 쳐지는 현상.
(Wire Sweeping 은 좌우로 휜 상태이고 아래로 휜 것을 말하는 것입니다.)

ZIP
Zigzag In-Line Package


반도체 용어 정리-일반

Acceptor
반도체 소자의 특성을 p-Type으로 형성하기위한 불순물 원자로 원소주기율표상의
3족 원자(Boron, Gallium and Indium)를 말하며, Germaium(Ge)이나 Silicon(Si)과
같은 다이아몬드 결정구조로 공유결합을 하고 있는 반도체 결정속에 불순물
(Dopant)로서 미량 혼합하면 3가의 원자는 반도체 원자로 부터 전자 1개를 취하여
완전한 결정구조의 공유결합을 이루려는 성질의 반도체 물질로 된다.

Acetic Acid
CH3COOH
무색, 휘발성 기체로 달콤한 냄새가 나며, 허용농도는 1000 ppm, 인화점 43°C의 성
질을 갖고 있는 화합물이다. 반도체 공정에서 표면 Cleaning 또는 Nitride Acid
(HNO3), Hydrofluoric Acid(HF) 등과 함께 세정 공정 등에서 Uniformity 등을 좋게
하는 완충 용액으로 사용된다.

Active Element
전자부품을 능동소자와 수동소자로 나누어 생각하는 경우가 있는데, 능동소자는 비
선형(Nonlinear) 특성을 이용하는 소자로 대표적인 것으로는 진공관, Transistor,
FET(Field Effect Transistor), Diode 등이 있다.

Alloy
두 종류 이상의 금속이 용융하여 혼합되는 현상 또는 그 결과로 얻어진 혼합 금속
을 말한다.
반도체 공정에 있어서 합금 과정은 n-Type 반도체인 Germaium(Ge)위에 Indium
(In)의 입자를 얹어 고온에서 용해시키는 것과 같은 과정으로 진행되며, 이때 반도
체 물질과 불순물 입자는 Ohm성 접촉을 이루는데 이러한 형식으로 이루어진 PN 접
합을 합금접합(Alloy Junction)이라 한다.
PN접합을 만드는 방법으로는 합금접함이외에 결정을 성장시키는 과정에서 점차로
불순물을 투입하는 성장접합(Growing Junction), 고온에서 불순물을 기체 상태로부
터 확산하는 확산접합(Diffused Junction), 전도 형태가 다른 반도체를 점차로 에픽
테셜(Epitaxial) 성장시키는 에픽테셜접합(Epitaxial Junction), 불순물 원자를 이온
화한 다음 고전계로 가속하여 반도체에 주입하는 이온 주입 공정(Ion Implant) 등이
있다.

Aluminum
Al
원자번호 13인 3족 원소로 반도체 기술에서 Multilevel Metallization을 포함한 IC
Metallization에서 가장 자주 사용되는 금속원소. 순수 Al보다 Al Alloy나 또는 다른
Metal과의 조합에 의해서 사용되며, 낮은 Sheet Resistance와 SiO2, Si3N4와 좋은
Adherence를 가지고 있으며, 증착이 쉽고, Pattern형성이 용이 하다는 장접이 있
다. 이 것은 진공증착(Vacuum Evaporation)이나 Sputtering 방법을 이용하여 흡착
시킨다.

Ambient
확산(Diffusition) 또는 이온 주입 공정(Ion Implant)을 진행할때 주위의 Carrier
Gas 종류를 말한다.

Anion
하나 또는 그이상의 전자를 얻어 음전기성으로 변화된 Ion인 원소(atom) 또는 분자
(molecule)

Argon
Ar
아르곤, 원자번호 18인 0족 불활성 원소로 산소와 취환하며, 무색, 무취, 비가연성
의 성질을 갖는다.
반도체 공정에서 Particle 등의 오염이 심각하게 영향을 미치는 Sputtering 및 Ion
Implant의 Carrier Gas로 사용되며, MOS Device의 Annealing Gas로 또는
Plasma Etching등에 사용된다.

ASIC
Application Socific Integrated Circuit
범용 IC와는 달리 사용자의 주문에 따라 제조되는 주문형 IC를 위미함. 표준화 되어
있지 않고 특정 사용자의 주문에 의해 제작되는 IC로서 반 주문형(Semi-custom)과
완전 주문형(Full-custom) IC의 총칭이다. ASIC이라는 단어는 미국의 Dataquest
(전자정보 관련회사)에서 처음 명명한 말로 대표적인 제품으로는 Gate Array와
Standard Cell이 있다.

BB Rate
Book to Bill Ratio
반도체 시장의 수요와 공급의 실상을 나타내는 지표로서 그 값이 1.0일 때는 수요와
공급의 균형을 나타내며, 1.0보다 작을 때는 공급과잉으로 가격하락을 초래하며,
1.0 이상일 때는 공급부족을 나타내어 가격 상승을 가져온다.

Bipolar
Bi는 2, Polar는 Polarity, 즉 극성을 뜻하므로 Bipolar는 쌍극성 또는 2극성이라는
뜻으로 소자의 동작에 다수 Carrier와 소수 Carrier, 즉 전자(Electron)와 전공(Hole)
의 양쪽이 관여하고 있는 것을 의미한다. Bipolar의 가장 좋은 예가 보통의
Transistor인 접합형 Transistor로서 전자와 정공 양쪽의 동작으로 Transistor 작용
이 얻어진다.

Bipolar Transistor
Transistor의 동작에 전자(Electron)와 전공(Hole)을 동시에 이용하는 Transistor
를 말하며, 이것에 대응하는 말에 Unipolar Transistor가 있는데, 이는 전자 또는 전
공 중의 어느 한 쪽만을 이용하는 Transistor로 MOS Transistor가 대표적인 예이
다.

Buffer
화학반응에 있어서 실제로 반응하는 Ion의 수를 일정하게 유지시켜 산(Acid)이나
용제의 화학반응 상태의 급격한 변화를 막아주는 첨가물.

Carrier
반도체 물질내에서 전기정보를 전달하는 매체인 전자(Electron)와 전공(Hole)

CCD
Charge Coupled Device
빛 등에 의해 유기된 Carrier를 전송시켜 아날로그 신호로 꺼내는 기능을 지닌 소자
로 1970년에 BTL의 Boyle 등에 의해 발표된 소자이다. 자기 주사기능과 기억 기능
을 겸비한 간단한 MOS구조를 말한다.

Cell
기억소자내에 Data를 저장하기 위해 필요한 최소한의 소자 집합을 지칭함. D램의
셀(Cell)은 1개의 Transistor와 1개의 Capacitor로 구성되어있다.

Channel
FET(Field Effect Transistor)의 Gate 아래 부분인 Source와 Drain사이에 형성된
다수 Carrier의 통로를 말하며 전류가 흐르는 길. FET에서는 이 채널의 형태에 따라
전류의 흐름이 달라지는데 이것은 Gate에 가한 전압으로 제어한다. P-Channel과
N-Channel 두가지가 있다.

Chip
Wafer상에 소자가공이 끝난 상태의 개개의 IC를 말하며, Die, Pellet과 같은 의미의
용어이다.

CMOS
Complementary Metal Oxide Semiconductor
P-Channel과 N-Channel MOS를 하나의 회로에 동시에 구성하여 단위 Transistor
의 기능을 발휘하게 한 IC회로로서 소비전력이 작은 장점을 가지고 있다.

Contamination
반도체 Wafer에 물리적 화학적 특성에 영향을 주는 물질을 말한다.

Contact
적층되어 있는 전도층들을 연결시켜 주기 위하여 절연물에 구멍을 뚫은것을 말한
다.

Critical Dimension
Mask의 형상을 Wafer에 옮기는 과정에서 Wafer에 재현된 Pattern의 최소 선폭을
말하는 것으로 정해진 CD값을 만족시켜야 원하는 Device를 구성할 수 있다.

Cum Yield
FAB IN에서 제품을 출하하기 까지 4Group(FAB, PROBE, PKG, TEST) Yield를 합
산한 수율.

Die
Wafer상에 소자가공이 끝난 상태의 개개의 IC를 말하며, Chip, Pellet과 같은 의미
의 용어이다.

Dielectric
절연체 또는 유전체로서 전압을 걸었을 때 전류를 흘리지 못하는 물질로 반도체 공
정에 쓰이는 유전체는 Silicon Dioxide(SiO2)와 Silicon Nitride(Si3N4)등이 있다.

Diode
Di-Electrode를 줄인 말로써 원래는 2극 소자 모두를 뜻하는 것이나 일반적으로 반
도체의 2극 소자를 가리키는 경우가 많으며, 그 중에서도 PN Junction Diode가 많
으므로 흔히 Diode라고 하면 PN Junction Diode를 의미하기도 한다. 즉 Diode는 전
류를 한쪽 방향으로만 흐르게 하는 두 단자 소자이다.

DI Water
De-Ionized Water
물속에 녹아있는 무기물 등을 제거하여 세척에 사용하는 탈 이온수이다.

Doner
반도체 소자의 특성을 n-Type으로 형성하기 위하여 전도대에 자유전자를 주입하
는 불순물 원자로 원소주기율표상의 5족 원자(Phosphorus and Arsenic)를 말하
며, Germaium(Ge)이나 Silicon(Si)과 같은 다이아몬드 결정구조로 공유결합을 하
고 있는 반도체 결정속에 불순물(Dopant)로서 미량 혼합하면 5가의 원자는 반도체
원자에 전자 1개를 주어 완전한 결정구조의 공유결합을 이루려는 성질의 반도체 물
질로 된다.

Drain
FET(Field Effect Transistor)의 전극의 하나를 말한다. Drain은 전류가 흘러 들어가
는 전극이며, 통상의 사용법인 Source의 접지 방식에서는 출력을 꺼내는 전극이 된
다. 즉 Bipolar Transistor의 Collector에 해당하는 전극이라고 할 수 있다.

Dummy Wafer
생산 Wafer와 같이 투입되어 생산 Wafer 특성의 균일성을 도모하기 위하여 장비의
특성을 알기 위해 사용하는 Wafer.

Electron
원자의 핵 주위를 회전하는 하전입자로, 원자와 원자의 결합은 이 전자들의 결합력
에 의해 이루어지며, 가해진 전계에 의해 원자핵의 구속으로부터 벗어난 전자의 이
동에 의해 금속이나 반도체의 전기 전도 현상이 일어난다. 전자는 전하를 가지고 있
으므로 전계나 자계에 의해 운동의 영향을 받으며, 열에너지와 빛에너지에 의해 물
질 외부로 방출되기도 한다.

EM
Electro-Migration
배선에 전류가 흐를때 배선을 구성하는 원자가 Joule-Heating에 의한 온도 상승에
힘입어 전자(Electron)의 흐름에 밀려 이동(Migration) 하는 현상을 의미한다. EM
내성에 영향을 주는 요인으로는 배선의 종류(Material, 결정구조, 미세구조), 선폭,
두께, Contact 및 Via 구조, 동작 전류 밀도, 그리고 동작 온도 등이다.

FET
Field Effect Transistor
Bipolar Transistor와 달리 다수반송자 즉 전자나 정공 중의 하나에 의하여 전류가
형성되며 Gate 전계에 의해 전류를 제어하는 Transistor.

Gate
FET(Field Effect Transistor)의 제어전극에 해당되는 것으로 Bipolar Transistor의
Base단자에 해당되는 용어.

Germaium
Ge
원자번호가 32인 4족 원소로 Silicon과 함께 가장 잘 알려진 반도체 재료이다. 1886
년 독일의 화학자 윙클리에 의해 발견되어 그의 조국 독일의 이름을 떠서 붙여진 이
름이다.

Hole
반도체 속에서 가전자대역에 있는 전자의 이동으로 생기는 비어있는 전자의 준위
를 말하며, 정공이라고 한다.

Impurty
Doner와 Accepter와 같이 특정한 목적으로 기판에 주입하는 물질.

IC
Integrated Circuit
작은 면적에 많은 전자 회로가 서로 연결되어 하나의 회로로서 기능을 갖게한 직접
회로.

Insulator
물질의 에너지대 구조에 있어서 Valance Band는 전자가 꽉 차있고 Conduction
Band와 Valance Band의 에너지 Gap이 매우크며 Forbidden Band내의 불순물등
에 의한 에너지 준위가 존재하지 않기 때문에 상온에서 Conduction Band,
Valance Band에 전기를 운반할 수 있는 Carrier가 존재하지 않아 전기가 통하지 않
는 물질을 말한다.

Ion
원자가 전자를 얻거나 잃은 상태를 말하며, 원자가 전자를 얻게 되면 음의 전하를
띠게되고, 전자를 잃으면 양의 전하를 띤다. 음전하를 띠는 이온을 음이온, 양전하
를 띠는 이온을 양이온이라고 한다.

IR
Implanted Resistor
Photo에서 확산(Diffusion)까지의 공정을 말한다.

Isolation
반도체 집적회로에서는 하나의 Chip속에 만들어지는 각각의 회로 소자를 서로 분
리하여 전기적으로 독립된 상태로 만들어 놓을 필요가 있는데, 이것을 분리
(Seperation) 또는 고립(Isolation)이라 한다.

LCD
Liquid Crystal Display
액정(Liquid Crystal)을 이용한 문자나 숫자표시판으로 두개의 유리판사이에 액정
을 넣고 전압에 의하여 원하는 문자를 표시하도록 한 장치.

LED
Light Emitting Diode
반도체장치로서 전류가 통과할 때만 빛을 발산하는 다이오드.

LOCOS
Local Oxidation of Silicon
Philips사에 의해서 개발된 부분산화 공정으로 Silicon Nitride를 산화 Mask로 이용
하여, MOS FET제조시 Field 영역의 산화막을 성장시키는 기술이다.

MOS
Metal-Oxide-Semiconductor
Silicon 기판(Semiconductor)위에 산화막(Oxide)을 형성시키고 그위에 Silicon 전
극(Metal)을 형성하여 전장(Electric Field)에 의한 Silicon 표면의 전하를 조절할
수 있는 구조.

N-Channel
P형 기판에 N형 확산영역을 형성한 MOS FET에 있어서 Source, Drain 사이에 흐
르는 전류의 통로인 Channel이 전자에 의해서 형성된 것을 말한다.

N-Type
반도체에서는 전기전도에 기여하는 Carrier가 전자, 정공 및 그 양쪽 중 어느 것이
주체가 되는가에 따라서 세가지 전도형으로 나뉘는데, 그 중 전자가 Carrier의 주체
가 되는 반도체를 n-Type 반도체라고 한다.

Pad
Lead Frame과 Wire를 연결할 수 있도록 소자내 금속의 넓은 공간을 말한다.

Passivation
Wafer에 적용되는 Silicon Nitride 또는 Silicon Dioxide의 최종 보호막을 말한다.

P-Channel
N형 기판에 P형 확산영역을 형성한 MOS FET에 있어서 Source, Drain 사이에 흐
르는 전류의 통로인 Channel이 전공에 의해서 형성된 것을 말한다.

P-Type
반도체에서는 전기전도에 기여하는 Carrier가 전자, 정공 및 그 양쪽 중 어느 것이
주체가 되는가에 따라서 세가지 전도형으로 나뉘는데, 그 중 전공이 Carrier의 주체
가 되는 반도체를 p-Type 반도체라고 한다.

Quartz
Silicon 산화물의 다른 이름으로 높은 내열성을 갖고 있어 확산 Tube 등의 반도체
공정장치에 많이 쓰인다.

SAM
Serial Access Memory
VIDEO REM 내부회로의 일부로서 Data 출력시 Serial로 출력이 가능하도록 해주는
회로.

Shrink Version
일정면적내에서 더 많은 기억소자의 확보를 위하여 기존의 실제면적을 축소하여 제
품화한 제품.

Silicon
원자번호 14인 5족의 원소(규소)로서 반도체 재료로 널리 사용된다.

Silicon Nitride
Si3N4
일반적으로 Passivation, Masking, 또는 Insulating Layer로 사용되는 물질.

Silicon Dioxide
SiO2
Silicon이 산소와 결합한 산화막으로 보통 Oxide라 부른다.

Smock
청정실에서 입는 작업복을 말하며 먼지가 나지 않으며 내부의 먼지도 밖으로 나오
지 않는다.

Tweezer
Wafer를 잡는데 사용하는 도구.

Wafer
직접회로를 만들기 위한 반도체 물질의 단결정을 성장시킨 기둥모양의 Ingot을 얇
게 잘라서 원판모양으로 만든것.



와이파이 혼신 최소화 가이드라인


방통위에서 배포한 와이파이 혼신 최소화 가이드라인입니다.

cfile7.uf.1336CF454D3EAB19275D41.hwp



【 2.4㎓ 와이파이 채널 설명 】
  ○ 와이파이 채널은 5MHz 단위 13개 채널로 구성
  ○ 혼신을 최소화 하기 위해 채널 간섭이 적은 채널(1, 5, 9, 13) 사용 권장
   – 인접 채널 사용 시 채널간섭으로 인한 AP간 혼신유발
     2 번 채널 사용시 : 인접한 1, 5번 채널간섭
     7 번 채널 사용시 : 인접한 5, 9번 채널간섭
    2 번 채널 사용시 : 인접한 9, 13번 채널 간섭

따라서 무선랜 공유기 설치 시에 무선랜용 채널(1~13) 중 전파간섭이 적은 채널(1, 5 ,9 ,13) 중에서 1개를 선택 하여 사용할 것을 권장합니다.


STM32 Peripheral power consumption

위 표에서 볼 수 있듯이 APB1은 HCLK을 2분주해서 사용을 하고 APB2는 HCLK를 그대로 사용을 합니다.
따라서 APB2에 연결된 페리페럴이 더 빠르게 동작하며 전류 소비도 더 큽니다.
ADC는 역시 아날로그 파트라 전류 소비가 크군요.


IPv6 테스트

IPv6 테스트 관련 기관

1. TAHI

http://www.tahi.org/


EBSNET에서 받은 test report
IPv6 Ready Logo Phase-1/Phase-2 Self-Test Report 
Section 1: RFC 2460 – IPv6 Specification 
Section 2: RFC 4861 – Neighbor Discovery for IPv6 
Section 3: RFC 4862 – IPv6 Stateless Address Autoconfiguration 
Section 4: RFC 1981 – Path MTU Discovery for IPv6 
Section 5: RFC 4443 – ICMPv6 


2. UNH-IOL (University of New Hampshire InterOperability Laboratory)
http://www.iol.unh.edu/

IPv6 test suite: http://www.iol.unh.edu/services/testing/ipv6/testsuites/








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Fast Ethernet test suite: http://www.iol.unh.edu/services/testing/fe/testsuites/








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